IT之家 2 月 11 日音讯，英特尔下一代 Nova Lake 措置器更多细节迟缓流出。
把柄爆料者 HXL 当天最新线路的信息，Nova Lake 聘请台积电 N2 工艺，蓄意芯片（Compute Tile）聘请 8 个 P 核 +16 个 E 核的基础树立，其裸晶圆面积（Die Size）远超 AMD 竞品。
当作参考，AMD 现存 Zen 5 措置器的 CCD 为 8 核，晶圆面积约 71mm²；而 Zen 6 展望将把每个 CCD 升迁至最多 12 核，面积揣度约 76mm²。
按此对比，Nova Lake 阵势芯单方面积比 Zen 5 CCD 大了约 55%，米乐app比较 Zen 6 CCD 大了约 44%。
Nova Lake 桌面措置器与出动措置器均聘请 8P+16E 基础树立，但也和会过屏蔽部分中枢提供面向初学与主流阛阓的 4P+8E 型号。
天然英特尔仍是推出了基于 Intel 18A 制程的 Panther Lake 措置器，但由于性能库的原因无法提供桌面措置器版块，而下一代 Nova Lake 的蓄意芯片将协调聘请台积电 N2 工艺。
在中枢与结构方面，现存爆料表露 Nova Lake 将搭载基于 Coyote Cove 架构的 P 核，开云体育下载以及基于 Arctic Wolf 架构的 E 核。P 核部分的布局则是每簇 2 个中枢，并为每个簇树立 4MB 的 L2 缓存。
肖似于 Panther Lake，英特尔还会在孤苦区域内置 4 个 LPE 低功耗中枢（这部分中枢无法超频），但可用于低功耗驱动场景，致使不错在 P 核与 E 核被禁用的情况下单独责任。
另外，爆料表露英特尔 Nova Lake 还将推出双蓄意芯片的 52 核旗舰型号。阵势双芯片版块的面积约为 220mm²；而聘请 bLLC 大缓存的双芯片版块接近 300mm²，最大可提供 288MB 的 L3 缓存，总缓存鸿沟（L2+L3）可达到 320MB，但 TDP 也将提高到 175W。
尽管蓄意芯片本人占用面积权臣增多，但爆料称这些 sku 仍会聘请团结封装，况兼会使用雷同的 LGA1954 插槽。
值得一提的是 bLLC 与 AMD X3D 堆叠本事并不疏通，天然英特尔也有肖似 X3D 的罕见缓存本事，但当今并未在 Nova Lake 上诈欺。
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